迈向 Gigabit 级嵌入式 ReRAM

项目概览

本博士项目研究高速、高密度嵌入式 ReRAM，试图缓解大型 AI 模型加剧的冯·诺依曼瓶颈。项目设想通过高性能嵌入式存储器把完整 AI 模型保存在芯片上，从而减少对外部存储器的依赖。

研究将采用新型材料平台探索这一目标。博士生会加入现有项目，分析相关物理机制，开发测试器件与测试芯片并进行性能测试，同时探索传统存储之外的创新应用。

项目由 Nanyang Technological University 的 School of Electrical and Electronic Engineering 开设，导师为 Prof Diing Shenp Ang。项目面向全球申请者，属于资助型博士机会，全年接受申请。

项目详情

【研究背景与问题】

大型 AI 模型需要搬运和处理大量参数及数据，使长期存在的冯·诺依曼瓶颈更加突出。项目提出的应对路径是发展高速且高密度的嵌入式存储：如果整套 AI 模型能够驻留在芯片内部，系统对外部存储器的依赖有望降低。项目信息同时明确指出，满足这一要求的存储技术目前仍未真正实现，因此博士研究的重点不是简单采用成熟器件，而是寻找能够支撑目标性能的新技术路径。

【研究路线】

核心目标是通过部署新型材料平台，实现面向 Gigabit 级容量需求的嵌入式 ReRAM 技术。博士生将进入已有研究项目，在现有工作基础上推进三个相互关联的方向。第一，研究器件工作的底层物理机制，以理解材料和器件行为与存储性能之间的关系；第二，开发测试器件和测试芯片，并开展性能测试，用实验结果检验技术路线；第三，超越常规存储器用途，探索该器件或材料平台可以支持的创新应用。

项目把材料、器件、芯片测试和应用探索连接在一起，但没有给出具体材料名称、器件结构、制程节点、目标速度、密度、耐久性、保持特性或能耗指标。“Gigabit”体现研究追求的容量级别，不能据此推定项目已经达到相应器件性能。具体工作会偏重材料机理、器件制备还是测试芯片设计，也需要与导师进一步确认。

【申请者要求】

项目鼓励对研究工作有强烈热情的候选人申请，并把研究热情明确列为重要要求。除此之外，项目信息未公布必须具备的学位专业、学历层级、半导体工艺经验、电学测试能力、材料表征技能、芯片设计工具或编程要求。因此，不能把电子工程或纳米技术标签自动视为正式录取门槛，但这些方向与研究内容直接相关，适合候选人在联系导师时说明自身经验。

申请要点

• 核心问题：以高速、高密度嵌入式存储缓解大型 AI 模型带来的冯·诺依曼瓶颈。

• 技术路线：采用新型材料平台发展嵌入式 ReRAM。

• 主要工作：研究底层物理机制；开发测试器件与测试芯片；执行性能测试；探索传统存储之外的应用。

• 候选人要求：对研究工作具有强烈热情；其他专业技能和学历门槛未明确。

• 导师：Prof Diing Shenp Ang。

• 申请时间：全年接受申请，未给出固定截止日。

• 资助与申请范围：资助型博士项目，面向全球申请者；具体金额和覆盖范围未公布。

需要进一步确认

• 需要核实具体材料体系、ReRAM 器件结构、制造平台、测试条件和量化性能目标。

• 项目未说明博士生在现有项目中的具体工作包，以及测试芯片会由候选人独立设计、参与协同设计还是主要负责器件与测量。

• 学历与专业要求、实验或设计技能、申请材料、语言要求、学制和入学批次尚未明确。

• 奖学金金额、学费覆盖、生活津贴、资助期限和其他费用安排需要向导师或学院确认。

PhD 项目深度调研报告：迈向 Gigabit 级嵌入式 ReRAM

申请判断

建议等级：有潜力，但存在实质性不确定性。

这是一个研究潜力较高的半导体器件项目，研究主题与导师方向的契合度较为突出。Associate Professor Diing Shenp Ang 公开研究范围包括可靠性物理、纳米尺度器件表征、先进存储器和神经形态器件。其团队近期工作涵盖用于 3D cross-point 阵列的高选择比 GeS 选择器、硫属化物扩散型忆阻器、CMOS-compatible neuristor，以及基于氧化物缺陷的机器视觉器件。NTU 的研究环境也与项目直接相关：EEE 设有微纳电子和集成电路研究中心，共享纳米制造中心则公开了硅与非硅洁净室，以及沉积、光刻、刻蚀、计量和封装能力。

主要不确定性来自项目标题与可交付博士计划之间的差距。1 gigabit 等于 1,024 megabits，也就是 128 MiB。代表性公开芯片基准包括 3.6 Mb 嵌入式 ReRAM macro，以及 4 Mb CMOS-ReRAM compute-in-memory macro。仅按容量计算，1 Gbit 分别约为这两个基准的 284 倍和 256 倍，尚未计入良率、冗余、纠错和外围电路。2024 IEEE roadmap 同样持谨慎态度：选择器限制、异常比特、导电细丝统计波动和大阵列可靠性仍是核心障碍；路线图提到的是 Mb 级嵌入式演示，而不是已经形成高密度 ReRAM 产品。

因此，在导师确认容量里程碑之前，“towards gigabit”应被理解为发展方向，而不是已承诺的最终成果。公开介绍没有说明开关材料、存储单元与选择器拓扑、CMOS 节点、集成流程、foundry 或 MPW 路径、电路联合导师、量化可靠性目标、流片预算或具体资助项目。项目还提出高密度嵌入式存储器可以把完整 AI 模型存入芯片。128 MiB 的确可容纳紧凑型或高度量化的边缘模型，但无法普遍容纳当代“大模型”；必须明确目标工作负载（workload）、数值精度和压缩方式。

如果团队能够提供分阶段方案——包括有充分证据支持的器件物理贡献、统计上可靠的阵列验证、明确的测试芯片里程碑、具名电路合作者和已经预留的制造经费——本项目的吸引力会明显提高。在这些证据出现前，研究方向本身值得关注，但不能默认项目会完成 1 Gbit 芯片或整模型片上演示。

研究方向与领域前景

潜在研究切入点

即使博士课题最终不制造 1 Gbit，只要它在分阶段路线图中的作用明确，仍然可以形成严谨贡献。可能的方向包括：

• 从机制到变异性建模： 识别控制开关分布尾部的缺陷、离子或导电细丝动力学，把显微成像、脉冲测试和随机 compact model 连接起来。
• 选择器—存储器协同设计： 集成或联合优化选择器和 ReRAM 单元，以实现低泄漏、兼容工作电压、匹配耐久性、快速 turn-off 和 half-select immunity。
• 免 forming 或可控导电细丝 stack： 在保持数据保持性和工艺兼容性的同时，降低 forming 电压、overshoot 和器件间变异。
• 保持—速度—耐久性权衡： 将脉冲幅度、宽度、compliance 和温度映射到可用工作窗口，而不是只优化一个最佳指标。
• 阵列感知可靠性： 在具有统计意义的器件规模上测量 BER、良率、disturb、循环后保持性和分布尾部。
• 低开销 program-and-verify： 降低修正随机器件时的能量、面积和延迟成本。
• Compact modelling 与外围协同设计： 构建可供电路设计人员用于 driver、sense amplifier、冗余和纠错的模型。
• 3D 或 back-end 集成： 评估热预算、污染、层间变异、互连电阻和选择器兼容性。
• 面向具体应用的演示： 定义一个确实能够装入可用阵列容量的紧凑量化边缘模型，并同时报告准确率、能量、延迟和耐久性。
• 超越存储的器件功能： 使用同一物理平台开展 reservoir computing 或自适应传感，但前提是主要存储里程碑不被稀释。

最稳健的博士方案应选择一个主要科学瓶颈、一个阵列级验证层和一个应用演示。如果把新材料、gigabit 集成、完整电路设计和多个非常规应用都设为同等规模的工作包，范围会过于宽泛。

领域发展态势

ReRAM 具有吸引力，因为其双端器件结构可能实现紧凑、非易失存储和 后端（back-end）集成，同时电阻状态既可用于数字存储，也可用于模拟计算。真正的核心问题不是器件能否开关，而是数十亿个可寻址单元能否在可接受分布内开关、在高温下保持数据、经受循环、避免读写扰动（disturb），并通过现实选择器和外围电路完成读写。

2024 IRDS More Moore roadmap 清楚体现了这种张力。路线图认可 ReRAM 在 10 nm 以下缩放、潜在高速和低功耗方面的前景，同时强调选择器、异常 bit、原子尺度导电细丝波动和大阵列可靠性问题。它提到规模较小的 Mb 级嵌入式演示，并指出当时尚未出现高密度 ReRAM 产品。Beyond CMOS roadmap 还提出 电压—时间困境（voltage-time dilemma）：同一套材料物理必须同时实现实际电压下的快速开关和长期保持；根据应用不同，保持目标往往是 70°C、85°C 或 125°C 下 10 年。

芯片成果显示了进展，也显示了规模差距。22 nm FinFET 中的 3.6 Mb 嵌入式 macro 报告 10.1 Mb/mm² 密度、自适应 forming/set/reset、低至 0.5 V 的工作电压，以及在 0.7 V 下 5 ns sensing。4 Mb CMOS-ReRAM compute-in-memory macro 则在 22 nm 中把 foundry ReRAM 和外围电路集成起来。这些都是重要成果，但容量仍比 1 Gbit 小数百倍。

近期研究也说明新材料为什么仍然值得探索。Filament-free trilayer RRAM 研究 通过 bulk switching 处理 forming、变异性和准确率开销，并演示神经形态平台。Variation-robust ReRAM implementation 则从阵列和架构层处理器件变异、电压降和读出开销。因此，领域仍然活跃，但研究重心已经从单个器件的开关曲线，转向器件—电路—算法协同设计和具有统计可信度的系统验证。

职业与市场前景

新加坡为可迁移的半导体职业能力提供了较强环境。新加坡经济发展局（EDB）产业页面显示，半导体约占 GDP 的 6%，从业人员超过 35,000 人，并有全球前 15 大半导体企业中的 9 家在新加坡布局。半导体人才分析 列出 IC 设计师（IC designer）、工艺工程师（process engineer）和失效分析师（failure analyst） 等需求，并指出 semiconductor、instrumentation 和 process engineer 在 2024 年 11 月被加入 Shortage Occupation List。

相关岗位包括新型存储器研究、工艺集成、技术开发、器件可靠性、失效分析、电学表征、产品工程、compact modelling、存储电路、半导体设备和 compute-in-memory 研究。最可迁移的能力可能包括工艺控制、实验设计、脉冲与加速可靠性测试、统计分布分析、compact modelling、自动化数据管线，以及跨材料、工艺和电路团队沟通。

需要注意市场的专业化程度。规模较大的半导体产业并不意味着 ReRAM 产品岗位很多，当前岗位数量也不能预测个人结果。只产出定制化器件曲线的博士工作可能较窄；如果同时积累可靠性统计、工艺集成、测试自动化或电路素养，能力适用范围会更广。

学校、学科与培养

NTU 提供较强的整体学术与工程背景。其官方排名汇总显示，学校在 2026 年 Times Higher Education 世界大学排名中位列第 31，Engineering 位列第 14，并在电气工程、AI、工程和纳米科学等方向拥有其他较高学科排名。排名能够支持学校的研究可见度、人才吸引力和活跃科研环境，但不能衡量某位导师的时间投入、项目预算或流片成功率。

更有实际意义的是校内研究结构。EEE 的研究中心与实验室包括 Centre for Micro- and Nano-Electronics、Centre for Integrated Circuits and Systems，以及 Nanyang NanoFabrication Centre。对于需要把材料和器件连接到阵列与测试芯片的项目，这种组合非常契合，也可能提供工艺集成、存储电路和表征方面的合作路径。不过，公开资料并未列出本项目的具体合作人。

EEE PhD programme 在 1 月和 8 月入学，要求完成 18 Academic Units 的课程、资格考试或确认环节、论文和口试，全日制学制为 2—5 年。Research admissions guide 进一步给出正式申请窗口，并列出学业记录、个人陈述、两封学术推荐信和 College of Engineering video essay 等材料。国际申请者还需要满足培养项目的学位和英语要求，或符合相应豁免条件。

由此需要区分两件事：“全年接受申请”可以表示导师持续接收咨询，而大学正式录取仍围绕 1 月和 8 月入学组织。目标入学批次、内部项目编号，以及从导师沟通进入正式申请的路径都需要确认。

新加坡拥有密集的半导体产业生态，与器件制造、工艺、设备和设计企业距离较近。相应的代价是生活成本和校内住房竞争，后文会具体分析。对于能够积累可迁移的工艺集成、可靠性或表征能力，而不把职业选择绑定在狭窄 ReRAM 产品市场上的博士研究，这一地点尤其有价值。

导师与实验室评估

导师研究方向

NTU 当前 EEE faculty directory 显示，Ang 为 Associate Professor，研究方向包括纳米尺度晶体管的可靠性物理与表征、纳米表征技术和新型器件。CMNE profile 进一步列出用于先进存储技术和神经形态应用的新型半导体器件。Lab page 则把研究组织为 neuromorphic RRAM、器件可靠性物理和 retinomorphic vision 三类。

这与项目介绍中的三个研究层面高度对应：

• 底层机制： 缺陷、陷阱、导电细丝或离子动力学、随机开关和退化。
• 测试器件和芯片： 制造、电学表征、可靠性测试，以及可能的阵列/外围集成。
• 超越存储的应用： 神经形态计算、reservoir computing、自适应传感或传感器内预处理。

导师匹配度最高的是材料—器件—可靠性接口。公开记录没有明确说明存储阵列架构、感应放大器（sense amplifier）、高压驱动器（driver）、基于 PDK 的版图、数字控制、AI 工作负载（workload）映射和整芯片验证由谁负责。如果这些内容构成主要博士交付项，具名的电路或架构联合导师会非常重要。

近期重要论文

1. Ag/Ti/GeS/Ag bidirectional conductive-bridge selector（2024）。 论文记录报告约 ±0.22 V 的阈值电压、pA 级关断电流、约 3 × 10^8 的选择窗口、超过 10^9 次循环，以及在 1 V 脉冲下 50 ns 的开关速度。其明确目标是用于 one-selector-one-resistor 的 3D cross-point 集成。这是近期最直接相关的成果，因为 潜行电流（sneak current）和选择器质量是高密度 cross-point 阵列的核心问题。局限在于，选择器成果不能证明选择器—存储器集成后的良率、保持特性或 gigabit 容量。

2. WTe2 硫属化物扩散型忆阻器（2025）。 Journal of Materials Science and Technology 论文研究挥发性和非挥发性开关，重点分析 cycle-to-cycle 与 device-to-device 均一性，模拟多种突触功能，并报告约 92% 的 MNIST 识别率。它证明团队当前仍在开展硫属化物和变异性相关器件研究，但神经形态评估并不等同于嵌入式存储资格测试。

3. 用于 reservoir computing 的 CMOS-compatible h-BN neuristor（2024）。 Chemical Engineering Journal 论文 使用 high-power impulse magnetron sputtering，把可重复性归因于对齐的离子迁移路径，并在物理 reservoir 系统中展示 fading memory 和 95% 图像分类准确率。该成果与工艺兼容性、热学问题和超越存储的应用相关，但仍是 neuristor/平台演示，而不是高密度非易失存储 macro。

4. 用于动态机器视觉的仿生节能传感器（2025）。 开放稿件 利用超薄 hafnia 层中的缺陷动力学，模拟可自适应的 hyperpolarizing photoreceptor 行为。这说明团队能够把氧化物缺陷物理转化为非常规器件功能，支持项目介绍中的应用广度，但不支持 Gigabit 容量主张。

5. 忆阻型人工神经元与突触综述（2023）。 团队在 Nanoscale Horizons 的综述 中，把器件机制和材料体系与人工神经元、突触功能连接起来，体现了对神经形态研究版图的理解，也解释了非常规应用方向的可信度。但综述只能提供学术背景，不能证明本项目已有特定阵列或流片成果。

总体来看，这些论文构成从选择器、硫属化物、可靠性到非常规计算的连贯团队路线，但没有公开证明完整的 gigabit 技术路线。前期核实时，应明确这一差别。

实验室、资源与合作环境

Nanyang NanoFabrication Centre overview 介绍了一个 673 m²、面向硅微电子的 Class 100 cleanroom，以及一个 693 m²、面向非硅器件的 Class 10/100 cleanroom。设施能力页面 列出的能力包括薄膜沉积、扩散和离子注入、干法刻蚀、光学与电子束光刻、湿法处理、计量、引线键合（wire bonding）和切割（dicing）。对于探索型材料、测试器件和封装而言，这些是有实际意义的学校基础能力。

拥有设备不等于项目已经获得合格工艺。真正重要的问题包括：计划使用的材料堆栈（stack） 能否进入相应设备；是否已经有稳定工艺配方（recipe）；工艺使用小片还是完整晶圆；电极和硫属化物是否满足污染管控要求；是否具备器件—CMOS 集成；以及谁承担掩模、晶圆和外部工艺费用。共享设施的排队时间、安全认证和用户培训也会影响进度。

可信的 gigabit 路径通常需要的不只是共享洁净室，还需要工艺集成负责人、紧凑模型（compact model）或经验设计规则、电路/架构团队、代工厂（foundry）或成熟晶圆流程、设计验证、测试基础设施、封装和自动表征。公开资料没有说明这些资源是否已经分配到本项目，实验室可能已经具备，但需要索取证据。

资助、申请与生活成本

项目介绍显示该机会面向全球申请者并提供资助，但没有说明奖项名称或财务条款。NTU Research Scholarship 是官方比较基准，并不能证明项目实际采用该奖学金。自 2026 年 1 月起，PhD 每月生活津贴为：新加坡公民 S$3,800、永久居民 S$3,400、国际学生 S$3,000；通过资格考核后可能调整津贴，按研究进度续期，博士资助最长 4 年。国际奖学金获得者还需承担 GAP 工作。

书面确认应区分四类预算：

1. 学费和大学强制性费用；
2. 个人生活津贴及其期限、条件与可能的补助；
3. 项目耗材和洁净室/设备费用；
4. 掩模、晶圆、外部 foundry 或 MPW、封装和大规模测试。

第四类尤其重要。一个项目可能在生活津贴和学费意义上“全额资助”，但仍然没有流片保证或充分的统计测试预算。

住宿方面，Graduate Hall 1 公布的 AY2026/27 单人独立卫浴房月租为 S$795，双人独立卫浴房每人月租为 S$608。若按 S$3,000 的国际奖学金比较基准计算，仅房租分别约占 27% 或 20%。这只是情景分析。Graduate housing application page 显示，住宿按可用名额抽签分配，确认接受宿舍名额时需要支付两个月租金。校外房租和个人支出可能显著改变预算。

正式目标入学批次同样重要。持续接收项目咨询，需要与 1 月/8 月学位周期和正式申请窗口相匹配。在安排搬迁或作出其他重要决定前，应先书面确认入学批次、申请路径和奖学金时间表。

申请者匹配与准备

最适合的背景

• 具有实际器件制备或测量经验的电子材料、纳米电子或半导体器件研究者。
• 能够把缺陷和输运机制连接到可靠性分布，而不是只报告最佳开关曲线的申请者。
• 熟悉脉冲测试、耐久性/保持实验、温度加速和自动测量的研究者。
• 愿意学习 compact modelling、阵列架构或存储外围电路，使器件研究能够支持测试芯片的申请者。
• 同时对非易失存储和经过清晰限定的神经形态、reservoir 或传感应用感兴趣的候选人。

需要谨慎评估的情况

• 希望博士研究完全属于软件或 AI 算法方向。
• 只想开展材料合成，不希望进行洁净室器件集成或电学可靠性测试。
• 背景完全是数字前端设计，对随机器件物理缺乏兴趣。
• 进入项目时就要求固定、低风险的产品开发路线。
• 必须获得 gigabit 流片保证，但导师沟通中无法提供书面证据。

建议补强的技能与证据

最有用的准备应同时覆盖器件、数据和电路素养：

• 薄膜沉积、光刻、刻蚀和具备污染意识的工艺集成；
• pulse I-V、compliance 控制、耐久性、保持性、噪声和温度测试；
• 对 cycle-to-cycle 和 device-to-device 变异、分布尾部、BER 与良率的统计处理；
• 使用 Python 或 MATLAB 进行仪器控制、数据清洗、模型拟合和可复现绘图；
• 能把物理变化与开关行为连接起来的显微或光谱表征；
• compact modelling、SPICE 和基础 1T1R/1S1R 阵列分析；
• 如果博士生需要参与测试芯片设计，则应掌握 Verilog、版图或 PDK 基础。

较有说服力的作品集应包含多器件可重复数据，而不是单条精选曲线；还应包括失效分析案例、自动测量或建模代码，以及小型存储阵列或外围电路项目。简洁的研究说明可以提出一个 器件到阵列假设、量化成功指标，并说明完整规模集成超出博士时间范围时的备用贡献。

风险与待核实问题

项目的主要机会与风险来自同一特征：它同时跨越材料物理、器件、阵列、测试芯片和应用。如果不同接口有充分资源支持，可能形成价值很高的论文；如果缺少对最终成功指标的明确责任归属，研究就可能变得分散。

最高的技术风险是把亮眼的存储单元指标误认为可扩展存储器。可信评估需要包含分布尾部、循环后保持性、读写 disturb、half-select 行为、温度加速、选择器兼容性、互连电压降、外围面积/能耗和阵列良率。最高的项目风险是交付目标不明确：“towards gigabit”可能指 1 Gbit 芯片、小型演示加缩放模型，或仅是支撑性器件研究。三种方向都可以有学术价值，但并不等价。

高优先级问题

1. “Towards gigabit”是指实际制造 1 Gbit 阵列、较小测试芯片加验证过的扩展路径，还是只研究支撑器件？
2. 每个博士年度的容量、集成和发表里程碑是什么？
3. 哪个 AI 模型、参数量、数值精度和压缩方法支撑 128 MiB 容量设定？
4. 当前已经选定哪种开关材料、电极和物理机制？
5. 目标单元是 1T1R、1S1R、selector-less cross-point，还是其他拓扑？
6. 计划使用什么选择器？选择器—存储器是否已经完成协同集成演示？
7. 使用哪个 CMOS 节点、集成顺序、热预算和晶圆尺寸？
8. 哪些步骤在校内完成，哪些需要 foundry 或外部合作方？
9. MPW、掩模、晶圆、封装、探针测试硬件（probe hardware）和自动测试是否已经获得资助并排期？
10. 哪些开关速度、电压、能量、耐久性、保持性、BER、良率和 disturb 目标定义项目成功？
11. 谁负责 compact model、存储外围、架构、版图、验证和 AI workload 评估？
12. 哪个具体奖项覆盖生活津贴、学费、杂费、资助期限和国际申请资格？

中优先级问题

1. 密度目标假设的单元面积是多少 F²，计划堆叠多少垂直层？
2. 器件和阵列资格评估要求多大的样本量和统计置信度？
3. 如何测量循环后保持性、half-select disturb 和温度依赖？
4. 论文中材料、制造、表征、电路设计和应用分别占多大比例？
5. 哪个非常规应用是主要方向？属于核心里程碑还是可选延伸？
6. 已经有哪些稳定工艺 recipe、技术人员支持和设备使用优先级？
7. 导师会议频率、团队规模和当前 PhD 指导负荷如何？
8. 如果首选材料或集成路线无法扩展，备用博士贡献是什么？
9. 署名、IP、发表审核、数据所有权和外部合作规则是什么？
10. 应选择哪个 1 月或 8 月入学批次和正式申请路径？

证据与来源

学校、培养项目与设施

• NTU university and subject rankings
• EEE Doctor of Philosophy programme
• Research programmes admission guide
• EEE research centres and laboratories
• Nanyang NanoFabrication Centre overview
• Nanyang NanoFabrication Centre capabilities

导师与研究团队

• EEE faculty profile for Diing Shenp Ang
• Centre for Micro- and Nano-Electronics faculty profile
• Neuromorphic Device Lab

导师及团队近期论文

• GeS bidirectional conductive-bridge selector
• WTe2 diffusive memristor for synaptic plasticity
• CMOS-compatible h-BN neuristor for reservoir computing
• Biomimetic energy-saving sensor for dynamic machine vision
• Review of memristive artificial neurons and synapses

ReRAM 前沿与芯片基准

• 2024 IRDS More Moore roadmap
• 2024 IRDS Beyond CMOS roadmap
• 3.6 Mb embedded ReRAM macro in 22 nm FinFET
• 4 Mb CMOS-ReRAM compute-in-memory macro
• Filament-free trilayer RRAM for edge neuromorphic computing
• Variation-robust ReRAM neural-network implementation

资助与生活成本

• NTU Research Scholarship
• Graduate Hall 1 rates
• Graduate housing application and allocation

职业与市场背景

• Singapore semiconductor industry
• Singapore semiconductor talent development